ADC0804 - Raccolta componenti ["Dentro il Computer" di Giobe®2000]

COMPONENTI PROGRAMMABILI

ADC0804 2/4 [71 di 87]

ADC0804 - Risorse Interne

	Lo schema a blocchi mostra il circuito interno dell’ADC0804. In particolare è bene evidente il SAR (Successive Approximation Register), descritto nella pagina precedente.
	Tale circuito permette di garantire buone prestazioni sia per quanto riguarda la precisione che per quanto riguarda la velocità di conversione.
	Nell’ADC0804 il dato digitale a 8 bit è disponibile in uscita dopo 8 comparazioni (64 cicli di clock); quando il dato digitale viene trasferito sui pin d’uscita, la linea INTR viene portata da 1 a 0.
	Una conversione in svolgimento può essere interrotta e ricominciata dall’inizio dando un secondo comando di start.

Durante la transizione di CS e WR da 1 a 0 (segnale di start) lo shift register e il SAR vengono resettati; per tutto il tempo in cui CS e WR rimangono bassi, l’ADC rimane in uno stato di reset.

	il F/F START viene settato e l’1 generato resetta lo shift-register a 8 bit e il F/F INTR.
	l’1 viene inoltre posto sull’ingresso D del DFF1.
	un segnale di clock interno trasferisce poi l’1 all’uscita Q del DFF1.
	questo 1 predispone lo stesso valore in ingresso allo shift e predispone aperta la porta AND G1.
	l'apertura della porta AND G1 consente il passaggio del clock interno che provvede a dare un segnale di reset al F/F START.

Se il segnale di start viene mantenuto il segnale di reset al F/F START non ha alcun effetto e lo shift register rimane in stato di reset; se invece viene tolto (cioè se WR o CS sono riportati a 1) il F/F START è resettato e lo shift register a 8 bit dà inizio al processo di conversione, un tempo da 1 a 8 periodi di clock dopo che almeno uno dei segnali CS o WR sono riportati entrambi a 1; non appena questo accade:

	lo shift register dà inizio alla conversione e il SAR comincia il suo processo di ricerca e di combinazione; al termine lo shift register mette un 1 sull’ingresso D del DFF2.
	l'1, in combinazione con la porta AND G2, fa si che il nuovo dato digitale convertito sia trasferito sulle uscite tri-state; quando il DFF2 viene abilitato, l’uscita Q è sottoposta a una transizione da 1 a 0 e il F/F INTR è settato.
	un inverter infine fornisce in uscita il segnale INTR.

Se il dato d’uscita è continuamente abilitato (CS e RD entrambi a 0), la linea INTR continua a segnalare la fine della conversione (con un transitorio da 1 a 0), perché l’ingresso di SET controlla l’uscita Q del F/F INTR sebbene l’ingresso RESET è costantemente al livello 1.

	Il componente può operare nel modo free-running (si ha una continua conversione del segnale analogico d’ingresso), se le linee INTR e WR vengono collegate assieme fra loro e CS viene posto a 0; quando l’ADC viene utilizzato in questo modo il F/F START è settato con il transitorio da 0 a 1 della linea INTR.
	Questa resetta lo shift register che porta l’ingresso del DFF2 a 0.
	Quando l’abilitazione d’ingresso del latch è presente, l’uscita Q va alta e allora il F/F INTR è resettato.
	Quando il dato è pronto da leggere, se CS e RD vengono portati entrambi a 0, il F/F INTR viene resettato e l’abilitazione dell’uscita tri-state permette di leggere gli 8 bit digitali d’uscita.

La pagina successiva riprende questi concetti mostrando i processi necessari alla conversione sotto forma di diagrammi temporali.

	Data Sheet [71 di 87]			Programmabili - ADC0804 2/4
	Programmabili - ADC0804

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74LS373 | 74LS374 | 7446 | 74LS47 | 74LS48 | 74LS49 | 9368 | 4511 | FND500/FND507
74LS373 | 74LS374 | ADC0804 | HD44780 | MC1488 | MC1489 | MAX232 | UART16550
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