ADC0804 - Raccolta componenti ["Dentro il Computer" di Giobe®2000]

COMPONENTI PROGRAMMABILI

ADC0804 3/4 [72 di 87]

ADC0804 - I Diagrammi Temporali

Per interfacciare correttamente il convertitore ADC0804 con i processori chiamati a gestire il processo associato è necessario conoscere con grande dettaglio le temporizzazioni necessarie al componente per interpretare ed eseguire il suo compito.

Il processore controllore deve, in questo caso, provvedere all'attivazione di 3 segnali di controllo:

	*Chip Select, CS, attivo basso, necessario per abilitare* il dispositivo, cioè per consentire qualunque sua operazione.
	*Write, WR, attivo basso, utilizzato per dare inizio* al processo di conversione del livello di tensione presente, nel momento del suo passaggio da 1 a 0, sui piedini analogici dell'ADC.
	*Read, RD, attivo basso, attivato al temine della conversione per trasferire dal latch interno* sul bus dati gli 8 bit frutto della conversione digitale della grandezza analogica campionata; i dati vengono mantenuti sul bus per tutto il tempo nel quale questo *segnale* rimane basso.

In aggiunta il processore deve poter leggere:

	le 8 linee del bus dati, di norma in alta impedenza (cioè "scollegate"...) ma significative non appena si richiede la loro lettura.
	il segnale di fine conversione (EOC) reso disponibile dell'ADC come Interrupt Reset, INTR: questa linea d'uscita viene forzata a 0 dall'ADC per segnalare l'esatto istante in cui le operazioni di conversione sono da ritenersi ultimate, e riportata automaticamente a 1 non appena viene dato il comando di lettura.

	Le 2 figure seguenti mostrano in dettaglio i Diagrammi Temporali relativi alle fasi di controllo conversione e di lettura dal convertitore; il tempo minimo previsto per un intero ciclo di conversione e lettura è di un centinaio di µs.
	Tutti i tempi di transizione sono espressi in nanosecondi.

Vediamo le temporizzazioni da imporre nella fase di Conversione:

	il segnale CS viene forzato a 0 nel momento (asincrono) in cui si desidera dare inizio al processo.
	poco dopo (o contemporaneamente) viene attivato (cioè posto a 0) anche il segnale WR, effettivo *segnale di start* per l'ADC; per assicurare che il dispositivo ne sia consapevole esso deve essere mantenuto a 0 almeno 100ns.
	quando l'impulso di partenza viene tolto (cioè quando W viene riportato a 1, dopo almeno 100ns dalla sua attivazione) può essere tolto (cioè riportato a 1) anche CS.
	l'effetto combinato di questi 2 segnali produce l'attività dell'ADC: poco dopo (circa 450ns) la linea di INTR viene comunque alzata (se già non era a a 1) per segnalare che il convertitore sta per passare dallo stato d'attesa a quello di busy, nel quale sarà appunto occupato alla conversione in binario del livello di tensione ad esso sottoposto.
	dal momento in cui parte la conversione (cioè a partire dal *fronte di salita* del segnale WR) è previsto un effettivo *tempo di conversione* da un minimo di 103 µs ad un massimo di 114 µs.
	L'evento è comunque segnalato dall'attivazione della linea di INTR: quando questa linea passa a 0 il dato è stabilmente disponibile sul latch interno del dispositivo, in attesa di essere messo sulle 8 linee d'uscita con il comando di lettura.
	Naturalmente la lettura del dato non è condizione che possa impedire una successiva conversione: che il dato sia stato letto (INTR a 1) o meno (INTR a 0) se viene riproposta la sequenza CS-WR descritta poco fa, nei tempi previsti il vecchio dato viene sostituito dal nuovo...

La fase di lettura del valore digitale generato dall'ADC può essere messa in atto con la seguente sequenza d'eventi:

	lo stato del convertitore continuamente monitorato dal valore logico dalla linea di INTR: quando passa a 0 il dato è pronto.
	quando si ritiene giunto il momento di leggerlo si forza a 0 prima CS e qualche istante dopo anche la linea RD.
	dopo circa 135 ns il dato viene trasferito sulle 8 linee d'uscita (fino a questo momento in alta impedenza), dal latch interno; da questo istante ogni momento è buono per leggerlo...
	dopo circa 300 ns il converter provvede a ripristinare la linea INTR, riportandola a 1.
	dopo aver letto il dato bisogna riportare a '1' sia il segnale di lettura, RD che CS.
	il costruttore suggerisce di attendere almeno 8 cicli di clock (cioè almeno o di 12,5 µs con clock a 640 kHz) per garantire che il prossimo controllo sul segnale di INTR sia attendibile.
	NB: si può ipotizzare che la lettura avvenga sul *fronte di salita* del segnale RD: dopo 125 ns da questo istante le otto linee d'uscita tornano in alta impedenza e il ciclo si può ritenere concluso.

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	Programmabili - ADC0804

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74LS373 | 74LS374 | 7446 | 74LS47 | 74LS48 | 74LS49 | 9368 | 4511 | FND500/FND507
74LS373 | 74LS374 | ADC0804 | HD44780 | MC1488 | MC1489 | MAX232 | UART16550
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