 | La fase di
lettura dal controller
HD44780, intesa come
assunzione dei dati contenuti in una delle 2 memorie
CGRam e DDRam,
è poco probabile; essenziale è, invece, la necessità di leggere lo
stato del componente, cioè il
bit7 del dato assunto con segnale RS a 0:
si tratta della flag di Busy,
frequentemente citata in questa recensione, che deve essere letta in polling
per stabilire il momento giusto per fornire il comando successivo (quando il
bit vale 0).
In dettaglio:
 | per leggere lo stato del controller (flag
di busy e valore corrente del contatore
d'indirizzo, AC)
il segnale RS deve essere posto a 0;
per leggere i valori dalle 2 memorie (dati)
deve essere forzato a 1. |
| il segnale
R/W
è posto a 1. |
| i segnali RS e
R/W devono essere posti (pressocchè
simultaneamente) almeno 60 ns prima di
portare alto il segnale di abilitazione
E; questo tempo minimo è definito
Tas, Address Setup Time. |
| Il segnale E
è ancora a 0; bisogna attendere almeno
60 ns prima di portarlo a 1. |
| non appena E
è a 1 il controller
metterà il dato sul bus in un tempo (detto
Tdd, Data Delay Time)
al massimo di 360 ns. |
| dopo che l'impulso
E dell'abilitazione è passato a 1 è necessario attendere almeno altri
450 ns prima di riportarlo a 0: il valore presente sul bus dati
sarà letto sul fronte di discesa di E. |
| il controller mantiene il dato sul bus per almeno altri 5 ns (cioè per
il Th, Data Hold
Time) dopo che il segnale E è
tornato basso. |
| Non appena il segnale di abilitazione
E viene riportato a 0
devono passare almeno 20 ns prima di rilasciare i segnali RS e
R/W;
questo tempo minimo è definito Tah, Address
Hold Time. |
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